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Inscriptions closes à cette réunion.
11 personnes membres du GdR ISIS, et 15 personnes non membres du GdR, sont inscrits à cette réunion.
Capacité de la salle : 30 personnes.
Après la notion du processeur multi-coeur, nous sommes entrés dans l'ère des processeurs manycore. Ces CMP (Chips Multi Processor) sont construits selon différentes architectures en termes d'ALU, d'architectures mémoire, de systèmes de mémoires cache, etc. Des architectures plus simples sont aussi plus faciles à concevoir et à tester. Il en résulte un TTM (Time-To-Market) beaucoup plus rapide et donc un coût de conception plus bas. Des architectures plus complexes permettront au contraire d'optimiser les performances du système que cela soit au niveau des temps d'exécution comme de la consommation électrique.
Pour un utilisateur, il existe un certain nombre de défis à franchir pour tirer parti de ces processeurs manycore. Par exemple, comment utiliser les ressources matérielles d'une manière optimale pour augmenter les performances temporelles et la consommation ? Comment augmenter l'interaction matérielle et logicielle pour faciliter l'exploitation du parallélisme de différents niveaux ? Comment implémenter efficacement des applications des domaines pressentis comme la Télécom, le traitement du signal et le traitement d'images, etc. ?
Cette journée « Manycore temps réel et faible consommation » couvre plusieurs aspects (liste non exclusive) : Architecture, Outils de programmation, Librairie et Applications. A l'heure actuelle, le programme de la journée est composé de sept présentations.
Attention au changement du lieu : LIP6 à l'UPMC !
Cette journée est organisée avec les soutiens du GDR ISIS et du projet européen Horizon H2020 eWINE (conformément à l'accord de la subvention numéro 688116).
Le matin : 10h-12h
Julien Hascoet (Société Kalray S.A.)
"The Kalray Massively Parallel Processor Array (MPPA) architecture: low-level tools, memory hierarchy, caches, RDMA and keys to reach high performance"
Après-midi : 14h-17h
Karol Desnos (INSA de Rennes, IETR)
"Dataflow-based Rapid Prototyping for Embedded MPSoCs"
Virginie Fresse (Université Jean-Monnet, Laboratoire Hubert Curien)
Camille Coti (Paris 13, LIPN)
"Algorithmes à évitement de communications : propriétés de tolérance aux fautes"
Somsai Thao (THALES Communications and Security)
"Application : Télécom"
Julien Hascoet (Société Kalray S.A.)
The low-power, distributed local memories of the massively parallel Kalray MPPA architecture present a huge challenge to be programmed efficiently. All off-chip memory accesses must be done by programming DMAs by software. The MPPA does not implement any cache coherency protocols at any level. However this complex memory architecture is the reason why the MPPA is low power. Indeed MPPA peaks 15 W whereas the Intel Xeon phi reachs 245W TDP because of its cache coherent NUMA architecture, high-bandwidth memory and wide floating-point vectorized instructions. Thus, the complexity stands in the software to get good performances on MPPA. This presentation will give keys to reach peak processor performance by presenting the Kalray hardware (memory hierarchy, caches, NoC) and the low-level software tools allowing high efficient programming. The presentation will be illustrated by a numerical simulation application (3D Lattice Boltzmann Method) and matrix multiplication (GEMM).
Maxime Pelcat (INSA de Rennes, IETR, Institut Pascal)
Les architectures matérielles pour le traitement du signal évoluent actuellement vers une complexification. Leur nombre de coeurs et leur hétérogénéité augmentent, leurs moyens de communication et de synchronisation se compliquent. Ces évolutions à "gros grain" entre coeurs de calcul rappellent les évolutions "petit grain" des microarchitectures de processeurs opérées depuis plus de 40 ans. Cette présentation évoquera sur des exemples les formes et causes de cette complexification, ainsi que des moyens de la maîtriser.
Claude Tadonki (Mines-ParisTech, Centre de Recherche en Informatique)
Depuis l'avènement du multi-coeur, on assiste à une tendance à l'augmentation du nombre de coeurs, ceci dans le but de fournir une puissance globale grandissante à l'échelle d'un processeur. Le modèle sous-jacent est celui de la mémoire partagée, dont l'organisation et les mécanismes internes sont de plus en plus complexes, bien que transparents pour le programmeur ordinaire. Cette complexité matérielle, ainsi que les aspects fondamentaux et conceptuels liés au parallélisme, sont à l'origine des difficultés à obtenir des performances proportionnelles à la puissance théorique engagée par une exécution simultanée sur plusieurs coeurs. Le but de cet exposé est d'explorer la question de la scalabilité et d'en expliquer les principaux facteurs influents.
Karol Desnos (INSA de Rennes, IETR)
The increasing parallelism and heterogeneity of signal processing systems fosters the development of new design methods and tools. Dataflow models of computation offer advanced semantics that can feed efficiently the design process of parallel systems. This presentation will concentrate on dataflow-based automation of design of signal processing systems using the PREESM framework. PREESM (http://preesm.sf.net) is an open-source dataflow framework for rapid prototyping of MPSoCs systems. It is used in research, educational and industrial environments. Rather than replacing the compiler, PREESM complements it by generating coarse-grain parallel C/C++ code with predictable properties. Advantages and limitations of dataflow programming methods will be discussed for the optimisation of memory, latency, energy consumption and throughput in a signal processing system.
Virginie Fresse (Université Jean-Monnet, Laboratoire Hubert Curien)
Les systèmes embarqués actuels nécessitent l'utilisation d'une structure de communication de type réseau sur puce (ou NoC pour Network On Chip) pour obtenir des transferts de données rapides entre les IPs et permettre ainsi un temps d'exécution optimal de l'application. Ces systèmes sur puce, appelé SoC (System On Chip) intègrent ainsi des IPs (Intellectual Property) logiciels et/ou matériels correspondant aux fonctions de l'application, connectés entre eux via le NoC. Le portage de l'application sur un SoC nécessite un dimensionnement judicieux de la structure de communication en fonction de la granularité de l'application et du type et nombre d'IPs choisis. L'exploration de l'ensemble des solutions de portage est longue de par le nombre élevé de solutions et par l'utilisation de plateformes logicielles à base de PCs. Emuler ces solutions sur des architectures matérielles de type FPGA (Field Programmable Gate Array) permet d'accélérer l'exploration et de fournir des métriques de performances plus précises. Nous présentons une plateforme d'émulation à base de FPGA développée pour l'exploration des solutions de placement de tâches sur différentes topologies maillées. Le flot de conception associé à cette plateforme permet au concepteur d'application d'explorer plusieurs solutions de placement de tâches sur différentes tailles de réseaux pour son application sans pré-requis matérial. Cette plateforme fournit les résultats de performance (en ressources, temps de communication et consommation dynamique) pour l'ensemble des solutions émulées permettant ainsi au concepteur d'applications de choisir la solution qui lui semble la plus adaptée.
Camille Coti (Paris 13, LIPN)
Dans cette présentation, je présenterai rapidement quelques algorithmes de calculs matriciels à évitement de communications (QR, LU). Après une présentation rapide de leur complexité et des rappels de résultats sur leurs performances, je montrerai qu'ils présentent des propriétés intéressantes exploitables pour la tolérance aux pannes, concernant aussi bien les "soft errors" que les pannes franches.
Somsai Thao (THALES Communications and Security)
Thales Communications & Security S.A.S. (TCS) travaille depuis plusieurs années dans la conception et l'implémentation de solutions et produits radio logicielle. Le grand succès des communications sans fils depuis le début des années 90 a entrainé l'apparition d'une multitude de technologies adressant chacune des environnements et des applications très divers et qui viennent se rajouter aux technologies traditionnelles de Radiodiffusion, télévision, communications aéronautiques, navales et militaires, liaisons satellite. Un exemple d'application de Télécommunication sera présenté. Le but ultime pour TCS est de franchir l'espace entre les architectures matérielles traditionnelles et la solution manycore qui reste aujourd'hui à l'état d'études pour les gammes de produits TCS. Cette présentation est réalisée dans le cadre du projet européen Horizon H2020 eWINE (conformément à l'accord de la subvention numéro 688116).
Date : 2017-04-25
Lieu : Couloir 25/26, Salle 105, 1er étage Tour 26, LIP6 à l'UPMC, 4 Place Jussieu, 75252 Paris. Métros 7 et 10 : station Jussieu
Thèmes scientifiques :
C - Algorithme-architecture en traitement du signal et des images
Inscriptions closes à cette réunion.
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