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Inscriptions closes à cette réunion.
9 personnes membres du GdR ISIS, et 16 personnes non membres du GdR, sont inscrits à cette réunion.
Capacité de la salle : 40 personnes.
L’évolution de la technologique CMOS vers le nanométrique a un impact très important sur la fiabilité de conception des systèmes numériques. En effet, les circuits électroniques sont et seront de plus en plus sensibles aux aléas de fonctionnement dus aux radiations, aux interférences électromagnétiques et aux fluctuations de température. Par ailleurs, l’augmentation de la densité d’intégration s’accompagne d’exigences croissantes au niveau de la consommation d’énergie des futurs circuits électroniques. C’est pourquoi, l’utilisation de techniques de tolérance aux fautes devient primordiale pour faire face aux erreurs transitoires présentes dans les calculs au niveau nanométrique. Une des approches envisagée pour faire face à ce défi est l’utilisation de codes correcteurs d’erreurs. S’appuyant sur des techniques de détection et de correction existantes dans le domaine des communications numériques, l’idée est d’exploiter des codes pour corriger les erreurs transitoires de circuits peu fiables.
L’objectif de cette journée est d’aborder à la fois les aspects exploitation de codes correcteurs d’erreurs et conception d’architectures de codage et de décodage tolérantes aux fautes. Par ailleurs, des présentations de projets collaboratifs traitant de la conception d’architectures tolérantes aux fautes sur des circuits peu fiables sont également prévues.
Le programme de la journée est le suivant :
10h30-11h00: Sebastien Pillement "Présentation du projet ANR ARDYT (Architecture Reconfigurable Dynamiquement Tolérante aux fautes) "
11h00- 11h30 : Valentin Savin "Décodeur Min-Sum "probabiliste" pour le décodage des codes LDPC"
11h30-12h30: Chris Winstead "Low energy fault tolerant systems"
12h30-13h45: Repas
13h45-14h15: Stanislaw Piestrak "On-line error detection in arithmetic circuits using error detecting codes"
14h15-14h45: Emmanuel Boutillon "Computation on Unreliable Architecture"
14h45-15h15: Lirida Naviner "Reliable digital IP under dsm"
15h15-15h45: Daniel Gomez "Study of a cosmic ray impact on combinatorial logic circuits of an 8bit SAR ADC in ST CMOS 65nm technology"
15h45-16h45: Discussions
Si vous souhaitez avoir des informations sur cette journée, vous pouvez contacter : Christophe.Jego@ims-bordeaux.fr et Emmanuel.Boutillon@univ-ubs.fr.
Sebastien Pillement "Présentation du projet ANR ARDYT (Architecture Reconfigurable Dynamiquement Tolérante aux fautes) "
Résumé: L'objet du projet ARDyT est de proposer un environnement complet pour la conception d'une plate-forme reconfigurable tolérante aux fautes et auto-adaptable. Les techniques envisagées dispensent de l'utilisation de composants durcis pour des applications terrestres et aéronautique, et le système ainsi conçu sera faible coût. Nous développerons donc une architecture enfouie reconfigurable dynamiquement spécifique supportant des mécanismes évolués de gestion pour la fiabilité. Un atelier logiciel permettra en outre de synthétiser des applications avec l'insertion de mécanisme de diagnostic haut-niveau permettant une meilleure fiabilité de l'ensemble. Enfin, l'architecture et les outils intégreront des méthodologies de test et de tolérance adaptées à la dynamicité de l'architecture, et utilisant les propriétés intrinsèques de ce type de support. Dans cette présentation nous introduirons les différentes stratégies envisagées pour l'amélioration de la tolérance aux fautes aux niveau architecture, système et outil.
Valentin Savin "Décodeur Min-Sum "probabiliste" pour le décodage des codes LDPC"
Abstract: This work deals with Low-Density Parity-Check decoders running on noisy hardware. This represents an unconventional paradigm in communication theory, since it is traditionally assumed that the error correction decoder operates on error-free devices and the randomness (in the form of noise and/or errors) exists only in the transmission channel. However, with the advent of nanoelectronics, it starts to be widely accepted that the future generations of circuits and systems will need to reliability compute and solve statistical inferences, by making use of unreliable “noisy” components. It is then critical to properly evaluate the robustness of the existing decoders in the presence of an additional source of noise at the circuit level. To this end, we first introduce a new error model approach and carry out the “noisy” density evolution analysis of the fixed-point Min-Sum decoding. Then, for different parameters of the noisy components of the decoder, we determine the range of the signal-to-noise ratio values for which the decoder is able to achieve a target bit error rate performance. Finally, we evaluate the finite-length performance of the Min-Sum and two other Min-Sum-based decoders running on noisy hardware.
Chris Winstead "Low energy fault tolerant systems"
Abstract: This presentation examines fault models and error-correction strategies for subthreshold logic circuits. Subthreshold CMOS logic could achieve the theoretical minimum energy-per-operation of digital circuits, but is affected by significant noise and process variations that may lower the yield or reduce reliability. Random telegraph signal (RTS) noise is caused by individual charge events in the transistor oxide, resulting in discrete changes to device characteristics. RTS is especially pronounced in nano-scale technologies. Several circuit-level strategies are described for mitigating RTS noise and other faults using various styles of C-element and Schmitt trigger logic. Each strategy introduces new requirements for synthesis of digital circuits, which are examined in detail. It is further argued that fault-mitigation strategies should be evaluated based on their energy overhead rather than their gate redundancy, because the trajectory of Moore's Law implies a vanishing cost per transistor, whereas energy dissipation and thermal density present increasingly difficult limitations for future technologies.
Stanislaw Piestrak "On-line error detection in arithmetic circuits using error detecting codes"
Abstract: This presentation summarizes the state-of-the-art and discusses some design issues of self-checking arithmetic circuits protected against undetected errors using parity and residue codes. All these methods aim at ensuring the fault-secure property of a circuit for all single stuck-at faults (the first error is immediately detected during normal functioning of a circuit) at the cost lower than by using duplication with comparison. Arithmetic circuits considered include adders, multipliers, and arithmetic-logic units (ALU). Several design and implementation issues aiming to avoid common mode faults, which could compromise the effectiveness and fault coverage of the protection methods used, are also discussed.
Emmanuel Boutillon "Computation on Unreliable Architecture"
Résumé: L’objectif de cette présentation est de donner quelques outils pour formaliser le problème de conception d’architectures stochastiques robustes aux erreurs. Tout d’abord, nous présentons formellement le problème de codage/décodage à l’intérieur d’un circuit. Ensuite, nous définissons un nouveau critère de conception d’architecture où l’efficacité d’une architecture (la quantité de traitement par unité de surface et de temps) est complétée par son taux d’erreur résiduelle. Cela permet de créer une courbe Pareto permettant de comparer différentes solutions architecturales.
Daniel Gomez "Study of a cosmic ray impact on combinatorial logic circuits of an 8bit SAR ADC in ST CMOS 65nm technology"
Abstract: This study is focused on soft errors, which are nondestructive functional errors, in contrast to hard errors that induce destructive effects. Soft errors can be induced by an energetic ion strike, and specifically a single-event transient (SET). An SET is a transient voltage spike at a given node in an integrated circuit, that can become a single-event upset (SEU) if latched. As CMOS technology scales down to the profit of faster operations and more density of integration, soft errors caused by terrestrial cosmic rays are more detrimental than before. Nowadays, purity of packaging material and purity of p-doping have reduced the effects of alpha particles and 10B isotope, leaving high-energy cosmic rays as the main source of SETs. It is important to model the phenomenon in order to simulate its effects on the integrated circuit of interest. For instance, a low power 8-bit successive-approximation-register (SAR) analog-to-digital converter (ADC) implemented in ST 65nm CMOS technology has been chosen. This ADC is composed of several blocks, which combine digital, analog, synchronous and asynchronous logic. This diversity of circuits leads to different soft error outcomes. This work focuses on a specific combinatorial logic function within the SAR ADC. Ionization induced by cosmic rays is a global and isotropic phenomenon that affects electronic devices. Hardware designers have to think of ways of recovering circuits from cosmic radiation SETs. To this end, it is important to understand how a complex circuit is affected. A simulation methodology has been established to obtain a geometric distribution of SETs using the circuit’s layout. With this approach is possible to determine the sensitivity to SETs and finally to present the effect of those random voltage spikes on the combinatorial function and, as a consequence, on the SAR ADC functioning cycle.
Date : 2013-07-02
Lieu : Telecom ParisTech (Amphi Grenat)
Thèmes scientifiques :
C - Algorithme-architecture en traitement du signal et des images
Inscriptions closes à cette réunion.
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